Contribution to the development of massively parallel radio frequency SoC architectures in advanced CMOS technologies
Contribution au développement d’architectures SoC radio fréquences massivement parallèles en technologies CMOS avancées
Résumé
During the last decade, a trend in receiver design has been to integrate more and more tuners on the same chip. When implemented using analog tuners, each tuner requires its own PLL and inductor VCO, increasing chip area and power, while introducing interference issues between uncorrelated frequencies. Digitizing the whole spectrum, also known as Full Spectrum Capture (FSC), moves the channel selection and processing to digital. It allows a high number of received channels on the same chip, while only one clock is required. However, FSC puts a heavy burden on the ADC and digital processing, leading to a high and fixed power consumption as the FSC system samples the entire band, even when only a few channels are needed. To reduce the FSC-power burden, this thesis proposes a power efficient and power scalable architecture. It exploits a mixer-DAC driven by Direct Digital Frequency Synthesis (DDFS) for each channel, using all a single clock. We target 40dB dynamic range (8-bit DDFS-mixer-DAC), which is sufficient for many upcoming applications. We exploit 28nm UTBB FD-SOI CMOS technology, as it has low power digital signal processing capabilities and good MOSFET characteristics even at short channel lengths. Our circuit is based on a mixer-DAC that exploits 8 binary scaled transconductances driven by the same RF-voltage, while summing their currents at the output. The output current is thus the product of the analog input voltage and the digital code (DDFS output) that varies over time as a sampled walking sinewave. This realizes a multiplying-DAC or mixer-DAC. Using a sinewave-like mixing signal enhances conversion gain by Ï/2, and improves NF. The binary weighting is implemented putting identical switched-Gm mixer slices in parallel. If enabled, it operates as a linear and low noise CMOS inverter, which has favorable properties like high linearity, class-AB behavior and current re-use. A differential load made of two capacitors is implemented. The two switched capacitors act like an N-path band pass filter and improve the robustness of the receiver for interfering channels non-linearities. A demonstrator with two parallel tuners receiving two uncorrelated frequencies were implemented. Each tuner consumes 9.5mW with a gain of 20 to 30dB, an NF from 7 to 13dB, an image rejection of 42 dB and more than 43 dB of harmonic rejection. Finally, cross-talk rejection between the two tuners'clocks was measured and is superior to 75 dB, which is a high enough value to confirm the adequacy of our architecture for a future development with a lot of tuners in parallel.
L'accroissement du nombre de récepteurs que chaque personne utilise chaque jour, ainsi que l'avènement de l'agrégation des canaux dans les nouveaux standards de téléphonie mobile, appellent à la mise en place de nouvelles architectures de récepteurs massivement parallèles. Celles-ci doivent satisfaire plusieurs critères, comme notamment la robustesse aux interférences entre récepteur et une consommation de puissance maîtrisée au regard du débit reçu. Dans la littérature, deux grandes tendances se dégagent pour répondre à ce besoin. La première appelée '« Full Spectrum Capture '» est de numériser tout le spectre pour le traiter entièrement en numérique. La deuxième consiste à mettre en parallèle plusieurs récepteurs classiques recevant à des fréquences distinctes. Ces deux solutions présentent des limitations liées notamment à la consommation de puissance pour la première et aux interférences entre les récepteurs pour la seconde. Cette thèse propose une solution originale qui consiste en la mise en place d'une architecture '« N-path '» centrée autour d'un circuit '« Mixer-DAC '» constitué d'un ensemble de transconductances avec des pondérations en puissance de 2, que l'on peut éteindre et allumer à volonté. Cet ensemble d'interrupteurs est piloté par une mémoire contenant les échantillons sur n bits d'un signal sinusoïdal unique que l'on distribue différemment sur les différentes voies de réception afin de se caler autour de chacune de leur fréquence porteuse (Synthèse de Fréquence Digitale Directe DDFS). Cette technique basée sur une horloge unique permet de s'affranchir des interférences qui seraient causées par la mise en parallèle d'oscillateurs multiples. Le courant en sortie des transconductances est sommé vers un même circuit N-path qui sert de filtre de réception, avec de bonnes performances en termes de consommation de puissance, de faible surface d'intégration et de faibles valeurs de tension d'alimentation imposées par la technologie utilisée : 28nm FDSOI de STMicroelectronics. Un démonstrateur a été implémenté sur cette technologie afin de démontrer la faisabilité de cette technique de réception multiple sur deux récepteurs en parallèle. Chaque récepteur consomme 9.5 mW avec un gain entre 20 et 30 dB, un facteur de bruit entre 7 et 13 dB, 42 dB de réjection d'image, et plus de 43 dB de réjection d'harmonique. Finalement, l'isolation entre les horloges des deux récepteurs a été mesurée et est supérieure à 75 dB, ce qui montre une bonne isolation et confirme la pertinence de notre architecture pour le développement futur de récepteurs massivement parallèles.
Origine : Fichiers produits par l'(les) auteur(s)